【Verilog】——赋值语句、结构语句、块语句

最新推荐文章于 2024-08-27 20:32:12 发布
待己以诚 最新推荐文章于 2024-08-27 20:32:12 发布
阅读量443 收藏
点赞数
分类专栏： Verilog 文章标签： 单片机 数据结构 嵌入式硬件 rtdbs 嵌入式实时数据库
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接： https://blog.csdn.net/luoheng1114/article/details/129348154
版权
Verilog 专栏收录该内容
12 篇文章 0 订阅
订阅专栏
本文介绍了Verilog语言中的一些基本语句和块结构，强调了在时序逻辑和组合逻辑中使用非阻塞赋值和阻塞赋值的重要性。顺序块和并行块是代码执行的基础，而always和initial语句用于定义行为。关键在于理解非阻塞赋值适用于时序逻辑，因为它在时钟边沿触发更新，而阻塞赋值适用于组合逻辑，因为它立即更新值并影响后续计算。正确的使用方式对于电路的正确综合至关重要。
摘要由CSDN通过智能技术生成

目录

1.常用语句

 2.块语句

1.顺序块 

 2.并行块

​ 3.结构语句

1.always 

 2.initial

 4.赋值语句

1.非阻塞赋值

2.阻塞赋值

3.非阻塞赋值和阻塞赋值的区别

4.深入理解阻塞赋值和非阻塞赋值

声明信号的时候统一大数在高位，小数在低位

比如：reg  [3:0 ] ain这是是最规范的

reg  [0:3 ] ain   reg  [4:2 ] ain 这些都是不规范的

1.常用语句

 2.块语句

1.顺序块 

 2.并行块

 3.结构语句

1.always 

 2.initial

 4.赋值语句

 1.非阻塞赋值

2.阻塞赋值

 3.非阻塞赋值和阻塞赋值的区别

如果是时序逻辑的话，必须用非阻塞赋值

如果是组合逻辑的话，必须用阻塞赋值

这样才能综合

 4.深入理解阻塞赋值和非阻塞赋值

 PS：

组合逻辑用阻塞赋值！！！！！

时序逻辑用非阻塞赋值！！！！

这样的电路才能够综合！！！！

我与FPGA的恋爱之赋值语句
07-21
其中，赋值语句是Verilog HDL中最基本的语言结构之一，它直接关系到最终硬件电路的行为特性。本文将详细介绍Verilog HDL中的两种赋值类型——阻塞赋值和非阻塞赋值，并通过实例分析这两种赋值方式的特点及应用场合。...
＜Verilog＞ 语法技巧：数据位操作
杰克拉力船长个人博客
08-14 3900
＜Verilog＞ 数据位操作：移位、位拼接、动态/静态位截取
Verilog 移位、串行、并口
文春(C/C++)
07-17 907
//module shift(clk,out,in,res,en,x_out); // input clk;//时钟信号端口 // input res;//高电平复位信号端口 // input en; // input [7:0]in;//8个比特位输入信号端口 // output reg[7:0]out;//8个比特位输出信号端口 // output wire[7:0]x_out;//循环移位输出信号端口 // //// assign out = in; ...
Verilog学习之移位运算与乘法设计
一个默默无闻的小程序员的博客
07-07 3774
今天我们做的是第四道题——移位运算与乘法，众所周知，在硬件中进行乘除法运算是比较消耗资源的一种方法，想要在不影响延迟的情况下尽量减少资源消耗，我们必须从硬件的特点上进行设计。接下来便让我们看看如何去解这道题。...
Verilog HDL——时序组合逻辑电路与阻塞，非阻塞赋值
qq_43328751的博客
05-28 7832
转自https://blog.csdn.net/chief_cf/article/details/52373831 相信很多刚开始学习Verilog的童鞋对阻塞、非阻塞赋值理解得不是很明白，或者说是一头雾水。确实，Verilog中阻塞、非阻塞一直就是一个难点，很多具备很久开发经验的工程师仍是不得要领，在分析代码，看仿真时还是迷迷糊糊。我自己在学习语法的时候感觉理解了，但是在自己写代码，看仿真时仍然会出现不理解的波形，所以，就从头开始再看了遍语法。 阻塞赋值 阻塞赋值，顾名思义，即在一个always块中，后面
Verilog HDL 语法学习（二）赋值语句，运算符语句，结构语句用法
sunny00544的博客
08-18 644
手握残阳沥血剑，心有冷月 凝霜刀，绝顶一览 众山小， 无悔世间走一遭，过程本身就是一种快乐。 运算符概述 1.逻辑运算符(&&，||，！) //"&&""||"优先级高于关系运算符，"!"优先级高于算数运算符 (a>b)&&(x>y) //可以改写为a>b&&x&am
Verilog-generate语句的用法
05-20
自Verilog-2001版本开始，该语言引入了一个强大的特性——`generate`语句，这使得设计者能够在高层次上描述并自动生成电路结构，从而大大简化了重复性模块的设计过程。 #### 二、Generate 语句概述 在Verilog-1995...
Verilog语句特点.txt
01-29
- **特点**：阻塞赋值在赋值语句执行完毕后块才结束。这意味着被赋值的变量的值会立即改变，这可能会导致代码中的其他依赖于该值的部分产生意想不到的结果。 - **应用场景**：在需要立即更新变量值的情况下使用阻塞...
电子设计大赛——Verilog与FPGA.ppt
02-27
《电子设计大赛——Verilog与FPGA》这篇文档主要探讨了Verilog HDL语言及其在FPGA设计中的应用。Verilog是一种硬件描述语言，用于描述数字逻辑系统的行为和结构，尤其在FPGA设计中发挥着关键作用。它允许设计师以...
小白的礼物——Verilog实例代码_verilog_verilog实例_verilog实例_
09-30
1. **语法结构**：Verilog的语法类似于C语言，包括数据类型（如reg、wire）、赋值语句（如assign、always）、条件语句（如if-else）、循环语句（如for、while）等。 2. **模块定义**：在Verilog中，设计是通过模块...
systemverilog 结构体-简单使用
geter_CS的博客
09-07 914
压缩结构体以向量形式将结构体的所有成员存储为连续位，存取顺序如下。压缩结构的成员变量不可以是实数或短实数变量、非压缩结构体、非压缩联合体体或非压缩的数组。1.upacked结构体，结构体每个成员变量，都是单独存放的。结构体不能整体赋值，但是可以整体复制给另一个同类型结构体。注意压缩结构体可以整体赋值15行，但是非压缩结构体不可以。结构体可以作为端口信号定义。2.pakced结构体。
Verilog运算符、赋值语句和结构说明语句
qq_41864425的博客
01-08 1072
Verilog语法中关于各种运算符、赋值语句、结构说明语句等基本语法要素这些内容看起来简单，有很多语法现象和C语言也很类似，但有许多地方则是完全不同的，例如拼接运算符、缩减运算符、阻塞和非阻塞赋值运算符和结构说明语句中的并行块等。无论是逻辑运算、逻辑比较还是逻辑等式等逻辑操作一般发生在条件判断语句中，其输出只有1或0，也可以理解为成立（真）或不成立（假）。位拼接运算符{}在C语言中没有定义，但在Verilog中是一种很有用的语法。
（120）Verilog[移位运算设计]
m0_46498597的博客
06-05 143
第一，Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。
verilog语言中顺序执行和并行执行的理解
weixin_44511423的博客
08-24 8694
顺序块： 关键字begin - end用于将多条语句组成顺序块。顺序块具有以下特点: (1)顺序块中的语句是一条接一条按顺序执行的，只有前面的语句执行完成之后才能执行后面的语句(除了带有内嵌延迟控制的非阻塞赋值语句)。 (2)如果语句包括延迟或事件控制,那么延迟总是相对于前面那条语句执行完成的仿真时间的。 在[例5. 9]中进一步给出了两个顺序块语句的例子。顺序块之中语句按顺序执行，[例5.9...
Verilog HDL 语法整理（二）
记录所学，分享知识，结识挚友
10-01 2981
前言 本文承接前文：Verilog HDL 语法整理 （一）。本文主要介绍 Verilog 的运算符和表达式。 一、Verilog HDL 初始化 FPGA 内主要对记忆器件（寄存器、BRAM、ROM等）进行初始化，无记忆性的单元（wire 型连线）不用初始化。 1、分布式赋初值 在声明变量时，直接对变量赋值。例 ： reg [15:0] I_DATA=16'ff ; 2、集中式赋初值 使用 init......
Verilog 有符号数和无符号数的赋值和移位实验
最新发布
yunhaigushu的博客
08-27 727
设计代码和测试代码如上。
Verilog的移位运算
Arist.
06-18 6834
0.Verilog的移位运算符分类 逻辑移位：>>/<<。逻辑左移右移代表不管符号位，整体做移动。 算数移位：>>>/<<<。算术左移右移代表保留符号位不动。 两者都是非循环的移位操作。 若移位赋值目标位数多于源数据，对于有符号数右移，先拿符号位填充多出的bit位再按照下面的移位运算方式进行运算。 对于无符号数，逻辑移位和算数移位的效果完全一致。空缺拿0来补充。 1.算数移位 算数右移（>>>） 当移位数据为有符号数，高位
2021-07-22 verilog语法：运算符和赋值语句
weixin_43738898的博客
07-22 161
一. 等式运算符 ==，！=，===，！==，==与===的区别：前者与不定值和高阻比较时，其结果也可能为不定值和高阻，而后者的操作数全部一致，其结果才可能是0或1，即==的结果可能是不定的，而===必定为0或1。 二. 移位运算符 >>右移 a>>4 a右移四位 <<左移 b<<4 b左移4位 并用0补充移出的空位，左移位数会增加 三. 位拼接 {}，用法：{a,b[3:0],c,4'1011} == {a,b[3],b[2],b[...
verilog case语句_verilog语法进阶
weixin_39793708的博客
11-21 7703
欢迎FPGA工程师加入官方微信技术群模块的结构、数据类型、变量和基本运算符号3.1.模块的结构Verilog的基本设计单元是“模块”(block)。一个模块是由两部分组成的，一部分描述接口，另一部分描述逻辑功能，即定义输入是如何影响输出的。下面举例说明：图1 模块示例m请看上面的例子: 程序模块旁边有一个电路图的符号。在许多方面，程序模块和电路图符号是一致的，这是因为电路图符号的引脚也就...
Verilog教程：非阻塞与阻塞赋值语句解析
"Verilog教程介绍了Verilog中的两种不同赋值语句——非阻塞赋值（non-blocking)。在给定的代码示例中，展示了如何使用非阻塞赋值来更新寄存器。非阻塞赋值常用于描述硬件行为，特别是在时序电路如DFF（D型触发器）的...
写文章

热门文章

  • 如何用C语言写出一个简单的计算器（简单实现） 13921
  • 【数电基础】——触发器 13497
  • 【C语言】——结构体进阶：结构体的内存对齐（超详细） 4037
  • C/C++刷题DAY2 3105
  • 【C语言】——指针（初步认识指针） 2794

分类专栏

  • 求职攻略 1篇
  • 数字IC前端设计项目 3篇
  • AMBA协议 1篇
  • C++
  • 数据结构 9篇
  • 带你一起来刷题 2篇
  • 数电基础 6篇
  • Verilog 12篇
  • EDA工具 1篇
  • 刷题合集 7篇
  • 自说自话 1篇
  • C 19篇
  • Linux系统编程 5篇

最新评论

  • 【C语言】——实用调试技巧（VS2019调试）

    白耳橘猫: 我的调试》窗口，里的选项很少，没有调用堆栈那个选项，头疼

  • 【C语言】——结构体进阶：结构体的内存对齐（超详细）

    白晓明: 和起始地址没有关系呀，都是相对地址，你要算绝对地址从0x01开始的话后面的结果全部加0x01就好了

  • 【C语言】——结构体进阶：结构体的内存对齐（超详细）

    指尖动听知识库: 优秀!支持三连！请问可以转载吗?会注明作者出处。

  • 【C语言】——结构体进阶：结构体的内存对齐（超详细）

    Telly_S: 那如果结构体的起始地址本身就不是对齐的呢，比如说从地址0x01开始

  • 【刷题】——二叉树

    Xd聊架构: 大佬写的好啊，有机会多多交流~

大家在看

  • Halcon双目立体视觉
  • Linux驱动开发 内核时间管理 内核定时器使用 以及 从 应用层通过ioctl接口控制内核定时器
  • 【python学习记录篇】09.Python函数进阶，上难度了上难度了 745
  • BOM管理：制造业效率与质量的保障
  • 原生小程序开发拓展能力组件｜拓展组件库汇总（九） 334

最新文章

  • spi协议
  • 同步FIFO设计
  • 单口SRAM模型
2023年36篇
2022年34篇

目录

目录

评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

待己以诚

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或 充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值

玻璃钢生产厂家玻璃钢雕塑鸭子玻璃钢雕塑主要材质是什么山东多彩玻璃钢雕塑订做价格商场美陈吊顶设计肇庆玻璃钢雕塑品牌宁波抽象玻璃钢雕塑哪家便宜栖霞商场开业美陈金山区定制玻璃钢雕塑服务介绍山东仿铜玻璃钢雕塑订做价格南阳广场玻璃钢雕塑开业商场美陈市场报价江苏动物玻璃钢雕塑定做石膏线玻璃钢雕塑促销玻璃钢雕塑麋鹿菏泽玻璃钢浮雕房地产雕塑室内雕塑GRG还是玻璃钢浙江仿铜玻璃钢佛像雕塑石材雕塑玻璃钢雕优质玻璃钢花盆淮北制作玻璃钢雕塑商家鹤壁玻璃钢浮雕雕塑小品韶关玻璃钢园林人物雕塑常州玻璃钢动漫卡通雕塑设计玻璃钢人物雕塑室外能管多久商场卖场美陈日照商场美陈福建耐高温玻璃钢雕塑摆件开封标识玻璃钢雕塑无棣玻璃钢花盆花器贵州仿铜玻璃钢雕塑方法香港通过《维护国家安全条例》两大学生合买彩票中奖一人不认账让美丽中国“从细节出发”19岁小伙救下5人后溺亡 多方发声单亲妈妈陷入热恋 14岁儿子报警汪小菲曝离婚始末遭遇山火的松茸之乡雅江山火三名扑火人员牺牲系谣言何赛飞追着代拍打萧美琴窜访捷克 外交部回应卫健委通报少年有偿捐血浆16次猝死手机成瘾是影响睡眠质量重要因素高校汽车撞人致3死16伤 司机系学生315晚会后胖东来又人满为患了小米汽车超级工厂正式揭幕中国拥有亿元资产的家庭达13.3万户周杰伦一审败诉网易男孩8年未见母亲被告知被遗忘许家印被限制高消费饲养员用铁锨驱打大熊猫被辞退男子被猫抓伤后确诊“猫抓病”特朗普无法缴纳4.54亿美元罚金倪萍分享减重40斤方法联合利华开始重组张家界的山上“长”满了韩国人？张立群任西安交通大学校长杨倩无缘巴黎奥运“重生之我在北大当嫡校长”黑马情侣提车了专访95后高颜值猪保姆考生莫言也上北大硕士复试名单了网友洛杉矶偶遇贾玲专家建议不必谈骨泥色变沉迷短剧的人就像掉进了杀猪盘奥巴马现身唐宁街 黑色着装引猜测七年后宇文玥被薅头发捞上岸事业单位女子向同事水杯投不明物质凯特王妃现身！外出购物视频曝光河南驻马店通报西平中学跳楼事件王树国卸任西安交大校长 师生送别恒大被罚41.75亿到底怎么缴男子被流浪猫绊倒 投喂者赔24万房客欠租失踪 房东直发愁西双版纳热带植物园回应蜉蝣大爆发钱人豪晒法院裁定实锤抄袭外国人感慨凌晨的中国很安全胖东来员工每周单休无小长假白宫：哈马斯三号人物被杀测试车高速逃费 小米：已补缴老人退休金被冒领16年 金额超20万

玻璃钢生产厂家 XML地图 TXT地图 虚拟主机 SEO 网站制作 网站优化